Phase-Locked Loop

Phase-Locked Loop

Arwindra Rizqiawan

Pada bidang elektronika daya yang berhubungan dengan sistem tenaga, Phase Locked Loop (PLL) dipakai untuk sinkronisasi antara pengendali konverter elektronika daya dengan jala-jala. Pemakaian PLL lebih meluas lagi untuk aplikasi-aplikasi pada bidang telekomunikasi. Pada tulisan ini akan dipaparkan PLL secara ringkas dan sederhana.

Phase Locked Loop (PLL) adalah suatu sistem kendali umpan balik negatif, PLL secara otomatis akan menyesuaikan fasa dari suatu sinyal yang dibangkitkan di sisi keluaran dengan suatu sinyal dari luar di sisi masukannya [1], dengan kata lain, PLL akan menghasilkan sinyal keluaran dengan frekuensi yang sama dengan sinyal masukan [2]. Blok diagram dasar dari suatu PLL ditunjukkan pada Gambar 1.

Gambar 1. Blok diagram dasar PLL[3]

Dari blok diagram pada Gambar 1, terlihat tiga buah blok utama penyusun PLL. Masing-masing blok akan dipaparkan berikut.

• Phase Detector (PD), merupakan suatu unit non-linear yang membandingkan fasa keluaran PLL dengan fasa sinyal referensi. Keluaran PD adalah galat fasa antara sinyal masukan dan keluaran.
• Loop Filter (LF), umumnya adalah lowpass filter, berfungsi untuk meredam sinyal frekuensi tinggi keluaran dari PD sehingga memberikan tegangan control dc yang bagus ke bagian VCO. LF bias saja tidak dipakai dalam suatu PLL, ini akan menghasilkan yang disebut PLL orde 1, namun secara konsep LF biasanya LF akan dimasukkan karena PLL akan bekerja dengan baik akibat adanya proses lowpass filter didalamnya. Pemilihan LF akan mempengaruhi dinamika dari PLL.
• Voltage Controlled Oscillator (VCO), merupakan unit non-linear yang akan membangkitkan suatu sinyal dimana frekuensinya ditentukan oleh besarnya tegangan control di masukan VCO.

Secara garis besar, VCO akan menghasilkan sinyal yang frekuensinya ditentukan dari bagian LF. Bagian LF mendapat masukan berupa galat fasa antara sinyal masukan dengan sinyal keluaran PLL. Sehingga akan diperoleh sinyal keluaran yang frekuensinya ‘terkunci’ terhadap sinyal referensi di bagian masukan.

 

Gambar 2. Blok diagram PLL yang umum dipakai[3]

Secara praktis, umumnya, blok diagram PLL digambarkan seperti ditunjukkan pada Gambar 2. Apabila sinyal referensi masukan dan keluaran PLL dapat kita asumsikan sebagai, berurutan

Dimana ω adalah frekuensi dari sinyal, θ adalah sudut fasa dari sinyal, indeks i menyatakan masukan dan indeks o menyatakan keluaran. Keluaran dari bagian PD di Gambar 2, dapat dinyatakan sebagai

Dimana K_m adalah gain dari bagian PD. Dengan hubungan trigonometri umum, pers. (3) dapat dinyatakan menjadi

Suku pertama dari bagian kanan pers. (4) merupakan sinyal frekuensi tinggi yang akan diredam oleh LF ataupun sifat low-pass filter yang secara natural juga dimiliki oleh PLL. Apabila kita mengasumsikan bahwa frekuensi sinyal keluaran PLL nilainya sangat mendekati sinyal masukan, maka pers. (4) akan menjadi 

VCO dapat dinyatakan sebagai integrator. Walaupun Pers. (5) merupakan hasil penyederhanaan, namun tetap masih rumit untuk dianalisis dan juga non-linear. Untuk memudahkan, biasanya analisis PLL dilinearisasi di sekitar keadaan tunaknya, yaitu untuk nilai θ_d kecil dan variasinya kecil pada keadaan tunak, maka

Dengan menggunakan linearisasi pada pers. (6), maka akan diperoleh blok diagram PLL linear yang banyak dipakai untuk analisis PLL sederhana. Ditunjukkan pada Gambar 3.

Gambar 3. Blok diagram PLL hasil linearisasi[3]

Dari blok diagram PLL pada Gambar 3, dapat kita turunkan fungsi alih dari fasa sinyal masukan terhadap fasa sinyal keluaran dari PLL, yaitu

 

Fungsi alih fasa sinyal masukan terhadap galat fasa PLL dapat dinyatakan,

Dengan menggunakan fungsi alih pada pers. (7) ataupun (8), analisis kestabilan dari system umpan balik PLL dapat dilakukan dengan menggunakan metode analisis klasik yang umum.

Hold range (Δω_H) merupakan jangkauan frekuensi dimana PLL masih dapat melakukan penjejakan frekuensi dengan baik. Secara sederhana dapat dinyatakan dengan

Lock range (Δω_L) merupakan jangkauan frekuensi dimana PLL masih dapat melakukan ‘kuncian’ antara sinyal referensi masukan dengan sinyal keluaran dengan baik. Dinyatakan dengan

Simulasi sederhana PLL yang dipaparkan di atas, diambil dari PSIM, ditunjukkan pada Gambar 4 berikut. Terlihat bahwa setelah 1 gelombang, sinyal keluaran berhasil ‘terkunci’ pada frekuensi 50 Hz sesuai dengan frekuensi sinyal masukan PLL.

Gambar 4. Hasil simulasi

Pada tulisan ini telah dipaparkan PLL secara ringkas. Untuk keperluan yang sederhana, PLL yang dilinearisasi menunjukkan unjuk kerja yang mencukupi. Hasil simulasi telah menunjukkan PLL yang dilinearisasi mampu ‘mengunci’ frekuensi sinyal keluaran sesuai dengan sinyal masukan.

*[RALAT] Pada pers. (7)-(8) terjadi salah penulisan, Kv yang tertulis, seharusnya Kd, menyesuaikan dengan Gb. 3 dan pers. (9)-(10). Maaf.

Referensi.

[1]   Ali Heit, Introduction to Phase Locked Loop, Slide of Diversity Tech – FPGA and board design service.

[2]   Mark Readman, Phase Locked Loops, white paper of control-system-principles.co.uk

[3]   Daniel Abramovitch, Phase Locked Loop: A Control Centric Tutorial, Proceedings of 2002 ACC